正版计算机组成与设计:硬件/软件接口(原书第5版 RISC-V版)[美|8070112

计算机与互联网硬件与维护

ISBN：9787111652144
作者：美戴维 A 帕特森（David A Pa
版次：1
出版社：机械工业出版社
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书名：	计算机组成与设计：硬件/软件接口（原书第5版·RISC-V版）\|8070112
图书定价：	169元
图书作者：	[美]戴维·A. 帕特森（David A. Patterson）约翰·L. 亨尼斯（John L. Hennessy）
出版社：	机械工业出版社
出版日期：	2020/5/18 0:00:00
ISBN号：	9787111652144
开本：	16开
页数：	488
版次：	1-1

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内容简介

本书由2017年图灵奖得主Patterson和Hennessy共同撰写，是计算机体系结构领域的经典书籍，强调软硬件协同设计及其对性能的影响。本书采用开源的RISC-V指令系统体系结构, 讲解硬件技术、汇编语言、算术运算、流水线、存储层次、I/O以及并行处理器。新内容涵盖平板电脑、云基础设施、ARM（移动计算设备）以及x86（云计算）体系结构，新实例包括Intel Core i7、ARM Cortex-A53以及NVIDIA Fermi GPU。本书适合计算机体系结构领域的专业技术人员参考，也适合高等院校计算机相关专业的学生阅读。

出版者的话
赞誉
译者序
前言
作者简介
第1章计算机抽象及相关技术 1
1.1引言 1
1.1.1传统的计算应用分类及其特点 2
1.1.2欢迎来到后PC时代 3
1.1.3你能从本书中学到什么 4
1.2计算机体系结构中的8个伟大思想 6
1.2.1面向摩尔定律的设计 6
1.2.2使用抽象简化设计 7
1.2.3加速经常性事件 7
1.2.4通过并行提高性能 7
1.2.5通过流水线提高性能 7
1.2.6通过预测提高性能 7
1.2.7存储层次 7
1.2.8通过冗余提高可靠性 7
1.3程序表象之下 8
1.4箱盖后的硬件 10
1.4.1显示器 11
1.4.2触摸屏 12
1.4.3打开机箱 13
1.4.4数据安全 16
1.4.5与其他计算机通信 16
1.5处理器和存储制造技术 17
1.6性能 20
1.6.1性能的定义 21
1.6.2性能的度量 23
1.6.3CPU性能及其度量因素 24
1.6.4指令性能 25
1.6.5经典的CPU性能公式 26
1.7功耗墙 28
1.8沧海巨变：从单处理器向多处理器转变 30
1.9实例：评测Intel Core i7 32
1.9.1SPEC CPU基准评测程序 33
1.9.2SPEC功耗基准评测程序 34
1.10谬误与陷阱 35
1.11本章小结 37
1.12历史视角和拓展阅读 38
1.13练习 38
第2章指令：计算机的语言 43
2.1引言 43
2.2计算机硬件的操作 45
2.3计算机硬件的操作数 47
2.3.1存储器操作数 48
2.3.2常数或立即数操作数 51
2.4有符号数与无符号数 52
2.5计算机中的指令表示 57
2.6逻辑操作 62
2.7用于决策的指令 65
2.7.1循环 66
2.7.2边界检查的简便方法 67
2.7.3case/switch语句 68
2.8计算机硬件对过程的支持 68
2.8.1使用更多的寄存器 69
2.8.2嵌套过程 71
2.8.3在栈中为新数据分配空间 73
2.8.4在堆中为新数据分配空间 74
2.9人机交互 76
2.10对大立即数的RISC-V编址和寻址 79
2.10.1大立即数 79
2.10.2分支中的寻址 80
2.10.3RISC-V寻址模式总结 82
2.10.4机器语言译码 83
2.11 指令与并行性：同步 85
2.12翻译并启动程序 87
2.12.1编译器 87
2.12.2汇编器 87
2.12.3链接器 89
2.12.4加载器 91
2.12.5动态链接库 91
2.12.6启动Java程序 93
2.13以C排序程序为例的汇总整理 94
2.13.1swap过程 94
2.13.2sort过程 95
2.14数组与指针 100
2.14.1用数组实现clear 100
2.14.2用指针实现clear 101
2.14.3比较两个版本的clear 102
2.15高级专题：编译C语言和解释Java语言 102
2.16实例：MIPS指令 103
2.17实例：x86指令 104
2.17.1Intel x86的演变 104
2.17.2x86寄存器和寻址模式 106
2.17.3x86整数操作 107
2.17.4x86指令编码 109
2.17.5x86总结 110
2.18实例：RISC-V指令系统的剩余部分 111
2.19谬误与陷阱 112
2.20本章小结 113
2.21历史视角和扩展阅读 115
2.22练习 115
第3章计算机的算术运算 121
3.1引言 121
3.2加法和减法 121
3.3乘法 124
3.3.1串行版的乘法算法及其硬件实现 124
3.3.2带符号乘法 127
3.3.3快速乘法 127
3.3.4RISC-V中的乘法 127
3.3.5总结 128
3.4除法 128
3.4.1除法算法及其硬件实现 128
3.4.2有符号除法 131
3.4.3快速除法 131
3.4.4RISC-V中的除法 132
3.4.5总结 132
3.5浮点运算 133
3.5.1浮点表示 134
3.5.2例外和中断 135
3.5.3IEEE 754浮点数标准 135
3.5.4浮点加法 138
3.5.5浮点乘法 141
3.5.6RISC-V中的浮点指令 144
3.5.7精确算术 148
3.5.8总结 150
3.6并行性与计算机算术：子字并行 151
3.7实例：x86中的SIMD扩展和高级向量扩展 151
3.8加速：子字并行和矩阵乘法 153
3.9谬误与陷阱 155
3.10本章小结 158
3.11历史视角和拓展阅读 159
3.12练习 159
第4章处理器 163
4.1引言 163
4.1.1一种基本的RISC-V实现 164
4.1.2实现概述 164
4.2逻辑设计的一般方法 166
4.3建立数据通路 169
4.4一个简单的实现方案 175
4.4.1ALU控制 175
4.4.2设计主控制单元 176
4.4.3数据通路操作 180
4.4.4控制的结束 182
4.4.5为什么现在不使用单周期实现 182
4.5流水线概述 183
4.5.1面向流水线的指令系统设计 187
4.5.2流水线冒险 187
4.5.3总结 193
4.6流水线数据通路和控制 194
4.6.1流水线的图形化表示 203
4.6.2流水线控制 205
4.7数据冒险：前递与停顿 208
4.8控制冒险 218
4.8.1假设分支不发生 218
4.8.2缩短分支延迟 219
4.8.3动态分支预测 221
4.8.4流水线总结 223
4.9例外 223
4.9.1RISC-V体系结构中如何处理例外 224
4.9.2流水线实现中的例外 225
4.10指令间的并行性 228
4.10.1推测的概念 229
4.10.2静态多发射 230
4.10.3动态多发射处理器 234
4.10.4高级流水线和能效 237
4.11实例：ARM Cortex-A53和Intel Core i7流水线结构 238
4.11.1ARM Cortex-A53 238
4.11.2Intel Core i7 920 240
4.11.3Intel Core i7处理器的性能 242
4.12加速：指令级并行和矩阵乘法 243
4.13高级专题：数字设计概述——使用硬件设计语言进行流水线建模以及更多流水线示例 246
4.14谬误与陷阱 246
4.15本章小结 247
4.16历史视角和拓展阅读 247
4.17练习 247
第5章大而快：层次化存储 258
5.1引言 258
5.2存储技术 262
5.2.1SRAM存储技术 262
5.2.2DRAM存储技术 262
5.2.3闪存 264
5.2.4磁盘 264
5.3cache基础 266
5.3.1cache访问 268
5.3.2处理cache失效 272
5.3.3处理写操作 273
5.3.4cache实例：Intrinsity FastMATH处理器 275
5.3.5总结 276
5.4cache的性能评估和改进 277
5.4.1使用更为灵活的替换策略降低cache失效率 279
5.4.2在cache中查找数据块 283
5.4.3选择替换的数据块 284
5.4.4使用多级cache减少失效代价 285
5.4.5通过分块进行软件优化 287
5.4.6总结 291
5.5可靠的存储器层次 291
5.5.1失效的定义 291
5.5.2纠正1位错、检测2位错的汉明编码 293
5.6虚拟机 296
5.6.1虚拟机监视器的必备条件 297
5.6.2指令系统体系结构（缺乏）对虚拟机的支持 297
5.6.3保护和指令系统体系结构 298
5.7虚拟存储 298
5.7.1页的存放和查找 301
5.7.2缺页失效 303
5.7.3支持大虚拟地址空间的虚拟存储 304
5....

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